Hele, nevim. Pakliže je analýza časování snadná (není, ani za kokot ty Quartusy pitomý nejdou pořádně rozchodit, nebo sem úplně blbej), tak je to jedno ne?
Poslední vyloženě CPLD byly snad MAX 3000, jenže to je zkur* obsolete šrot s EEPROM se 100 přepisama paměti. Enjoy!
Někdy se až divím, proč sem se raději neučil s Xilinxy, když to jejich ISE jsem tenkrát už znal trochu a věděl jsem, že je to dost jednoduchý na používání (psaní HDL, simulace behaviorální, simulace po-syntéze a výroba HDL testbenche - upřímnou zábavu snažit se o totéž v Quartusech).
Ale co, stejně sem za posledních několik let nenapsal ani řádku VHDL, bo místo toho, musím dělat furt nějaký naprosto totálně zbytečný 3.14čoviny do š****.