No je tam nejaky registr, ktery kontroluje jestli se muze zapisovat do SPI flash pameti. No a ten kdyz si nastavis na 1 tak se spusti SMI (interrupt) ktery kontroluje, jestli to muzes udelat a pripadne ho shodi zase na 0. Nicmene nez dobehne to preruseni, tak je nastaveny, takze kdyz jeden thread zapisuje a druhy nastavuje, tak casem tu pamet prepises. Proste demence.
>metan
dik za upresneni. Clovek by rekl, ze kdyz bezi obsluha SMI, tak bezi s nejvyssi prioritou a nic jineho v tu chvili bezet nemuze. Jenze na vicajdrovych CPU, kde bezi OS s podporou SMP, tak zrejme to SMI je routovany na 1 jadro (stejne jako dalsi preruseni muzou bejt mapovany na ruzny jadra a da se tak delat nakej balancing) a ostatni jadra muzou bezet normalne (zrejme i mapovani SMRAM se v tu chvili provede jen pro to 1 jadro). Jo rejskondysny sou svine...
Proste uz sou ty CPU tak slozity, ze lidska mysl ani automatizovany test nedokaze odhalit vsechny ty potencialni diry, kere sme si tam v ramci urychleni nasekali prave SMP, cachema, spekulativnim provadenim a hned tak tem spektrum a jinym sidekanalum nebude konec...